Verilog

这里记录 Verilog、数字电路设计、仿真验证和 FPGA 相关内容。

常见主题

• 组合逻辑与时序逻辑
• FSM 状态机设计
• Testbench 与仿真
• FPGA 开发流程
• 时序约束与调试

示例代码

always @(posedge clk or negedge rst_n) begin
    if (!rst_n)
        counter <= 8'd0;
    else
        counter <= counter + 8'd1;
end